《韩国经济日报》22日报道，三星晶圆代工制程规划套件（PDK）研制团队副总裁Lee Sungjae在《Siemens EDA Forum 2024》的主题讲演中指出，三星选用的最新「反面电轨」（BSPDN，又称「晶背供电」）晶片制作技能，可让2nm芯片的尺度比传统前端（front-end）配电网络（PDN）技能缩小17%。

  Sungjae指出，三星预订2027年量产2nm芯片时选用BSPDN技能，该科技还可将效能、功率别离提高8%、15%。这是三星晶圆代工工作首度有高层向群众揭穿BSPDN细节。

  BSPDN被称为次世代晶圆代工技能，主要是将电轨置于硅晶圆反面，从而扫除电与信号线的瓶颈，从而缩小芯片尺度。

  相较之下，英特尔（Intel Corp.）估计本年就会在相当于2nm的Intel 20A制程选用BSPDN技能，该公司将之称为「PowerVia」。台积电则方案于2026年末左右，对1.6nm以下制程导入BSPDN技能。

  另一方面，Lee还发布次世代GAA制程的产品路线图及芯片效能。三星方案本年下半量产根据第二代「盘绕式闸极」（gate-all-around，GAA）制程技能（SF3）的3nm晶片，接下来的2nm也会选用GAA制程。Lee指出，跟第一代GAA制程比较，SF3可别离将芯片效能、功率提高30%、50%，芯片尺度缩小35%。

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